每次提到华为手机鄂尔多斯万能胶厂，这几年都在市场中引起了很的热度，原因也非常的简单，面如今的麒麟芯片正在不断突破，且取得了很的热度。

另面，现在的鸿蒙OS系统也在不断提升，尤其是鸿蒙OS7发布之后，是带来了不少的变化，对于如今的市场来说，冲击力是非常猛。

再加上华为旗下的新机数量也在不断的提升，从Mate系列到Pura系列，然后到畅享系列和nova系列，确实引起了不少用户的关注。

是近期的市场中是传出了关于芯片被拆解的消息，迪子看完只有个想法，那就是我们在前进，但前进的式，已经和全世界不样了。

需要了解，报告中抓人眼球的标题结论是SMIC的N+3工艺，小金属间距做到了32.5纳米，比英特尔新18A工艺出货的36纳米还要紧凑约10。

如果只看这个数字很容易产生种弯道车的错觉，但SemiAnalysis的工程师们在透射电子显微镜下看到的是另幅图景。

原因是N+3的密度不是EUV光刻机刻出来的，而是浸没式DUV光刻机通过激进的自对准四重图案化（SAQP），配大量设计-技术协同优化（DTCO）拼出来的。

这意味着多的掩模版、严苛的套刻精度控制、复杂的工艺流程，以及的成本和低的良率，这些都是提升幅度很强的地。

此外，显微镜下的鳍片轮廓能说明问题，N+3的FinFET鳍片比台积电N6、窄，纵横比达到了约9.5:1，而N6只有7.8:1，也就是说的鳍片确实能提升电流驱动能力，但也脆弱、难控制。

如果说工艺层面的追赶已经代价昂，那么能层面的差距则加直观。

麒麟9030 Pro的CPU大核，单时钟周期能大致相当于Arm 2021年的Cortex-X2水平鄂尔多斯万能胶厂，苹果的能核心在仅1W功耗下就能提供比华为大核出20的整数能，而华为的大核要到4.5W。

GPU面，马良935虽然相比前代进步巨大，支持硬件光追，但距离当前骁龙8 Elite和天玑9500仍有2-3倍的能差距，甚至可以说报告给出的结论很直白，麒麟9030 Pro的能约等于三年前的安卓旗舰。

这不是设计能力的差距，华为自研的泰山核心、马良GPU，在架构层面是有竞争力的，真正的鸿沟来自节点代差，当苹果、通已经在台积电N3P上构建芯片时，华为仍在DUV的限边缘挣扎。

的节点不仅意味着小的晶体管，意味着优的电压-频率曲线、大的晶体管预、宽的执行单元和的缓存，没有EUV，你很难在同个面积里塞进同样多的战斗力。

不过还好的是，华为并没有坐以待毙，既然法在二维平面上继续追赶，那就换个维度竞争。

在2026年的IEEE电路与系统研讨会上，华为正式提出了τ缩放定律，这里的τ不是线宽，万能胶生产厂家而是数据移动与处理的时间成本。

而且LogicFolding就是这理念的具体落地，它不是简单的芯片堆叠，而是种激进的3D逻辑分区技术，把同个模块的不同部分，拆分到多个有源硅层上，通过精细间距的混键连接。

关键路径的物理长度被大幅缩短，中继缓冲器数量减少，频率和能因此获得提升，这不是在逃避EUV缺失的现实，而是在重新定义游戏规则。

华为公布的路线图显示，其大核目标频率将从当前的2.75GHz，在2031年提升至约5GHz，实验室里，3.1GHz和3.39GHz的版本已经在测试。

当然了，这同样不是费的午餐，3D堆叠意味着复杂的散热、严苛的键精度、全新的EDA设计流程。

其次，SemiAnalysis的报告后给出了个冷静的判断，出口管制并未阻止半体产业的前进，但它重新定义了优化问题的约束条件。

需要了解，在过去半体的优解是买好的设备、走短的路，现在EUV光刻机被禁运，优解变成了用DUV多重图案化走到限，同时在系统架构和封装上寻找补偿。

这不是条优的路，而是条贵、难、容错率低的路，但这条路确实在走通，这也是华为这几年正在努力发展的关键。

从麒麟9000s到9010、9020，再到今天的9030，SMIC和华为证明了即使没有EUV，没有西EDA工具，也能持续迭代出货消费SoC。

值得关注的是，SMIC正在将N+2和N+3工艺授权给华力微/华虹，制造能力的瓶颈正在从某晶圆厂扩散到广泛的生态。

这意味着制裁的度正在被稀释，甚至可以说当平头哥、寒武纪乃至多国内AI芯片设计公司都能接入这套工艺时，单纯针对SMIC的封锁果将大折扣。

当然了，迪子觉得不因为32.5纳米的金属间距而盲目欢呼，也不因为相当于三年前旗舰的能而过度悲观。

半体当下的真实处境恰如这份拆解报告所揭示的样，那就是我们在DUV的限边缘，用的代价换来了台积电N6别的密度；我们在系统架构层面，用3D堆叠和封装创新试图弥补工艺代差；我们在产业生态层面，用自主EDA和工艺授权构建着抵抗封锁的冗余度。

总之，不需要在每个维度上击败台积电，只需要在关键域里，不再被卡死，而且麒麟9030不是终点，甚至不是转折点，它只是告诉我们走了多远，以及还有多远要走。

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