芯片是种矛盾的存在。它其聪明，能在指甲盖大小的面积上完成数十亿次运；但也其脆弱：裸露的硅片薄如蝉翼，怕摔、怕热、怕灰尘，甚至怕空气中的水分。颗芯片从晶圆上切割下来后，如果不加保护直接使用来宾万能胶厂，大概撑不过几分钟。

这就是“封装”（packaging）存在的意义。封装主要帮芯片解决三个问题：是保护，给脆弱的硅片穿上层“铠甲”，让它能在真实世界中存活；二是供电与连接，芯片需要电力才能工作，也需要和外界交换数据，封装要把电源和信号通路从电路板路接到芯片内部数以亿计的晶体管上；三是散热，芯片运时产生的热量惊人，如果散不出去，芯片会降频甚至毁。

但如今，每个问题的解决都变得越来越难。

过去几十年，摩尔定律直引半体产业向前。晶体管不断缩小，同样面积的芯片能塞进多计单元，能持续翻倍。可近几年，制程的研发成本呈指数上升，台积电 3 纳米的次流片费用已过数亿美元；物理限也在逼近，当晶体管栅宽度只有几个原子尺寸时，量子隧穿应开始干扰，漏电问题几乎法根。

于是，行业把目光投向了另个向：与其把所有硬塞进块芯片，不如把多块芯片用精巧的式组装在起，让它们协同工作，仿佛颗大的芯片。这就是封装（Advanced Packaging）的核心思路。

台积电的 CoWoS（晶圆芯片堆叠封装）和 HBM（带宽内存）的堆叠封装就是个典型例子。英伟达每代 AI GPU 都在用大面积的 CoWoS 中介层，把多 HBM 颗粒拉到 GPU 身边，靠封装层面的互连密度和带宽来\"喂饱\"力。

正因如此，封装在过去几年被寄予厚望，被视为“接棒摩尔定律”的关键路径，对人工智能发展至关重要。英伟达技术集团总监 Sandeep Razdan 在今年 iMAPS（微电子组装与封装学会）大会上明确表示：“今天真正驱动能的，不再是每块 GPU 有多少万亿次浮点运能力，而是系统架构和系统整体能。”

当系统架构成为能驱动力时，封装就不再是芯片设计完成后的“收尾工作”，而是能程式本身的部分。基板的选择、键界面的质量、散热路径的设计，甚至工艺步骤的先后顺序，都会直接决定终能做出什么样的产品。可问题在于，封装自身也正在撞墙。

今年 iMAPS 大会上反复出现的个关键词是“翘曲”。这个看似简单的机械问题，正成为封装的头号难题。翘曲的本质，是封装内部不同材料之间的热膨胀系数不匹配。解释，封装的堆叠结构里同时用了好几种聚物，它们各自有不同的玻璃化转变温度，当温度越过其中任何种材料的临界点时来宾万能胶厂，该材料的硬度会急剧下降、热膨胀系数陡然升，翘曲也随之加剧。

麻烦的是，翘曲并不是个孤立的问题。它会传到后续的每个工艺步骤：基板翘了，芯片就贴不平，对准精度就会下降；对准出了偏差，键良率就掉下来；良率掉，成本就扛不住。当封装尺寸还比较小的时候，翘曲勉强可以通过工艺调整来补偿，但当模组尺寸持续增大，AI 芯片的封装面积已经逼近光罩限。点点弯曲，就可能引发系统的良率问题。

为了应对翘曲，行业把目光投向了三个向：底层基材、互连式和空间架构。

先是底层基材的替换，传统的有机塑料基板在温下易发生热胀冷缩，是致封装翘曲的元凶。为了应对这问题，行业将目光投向了玻璃。玻璃的优势显而易见：对平整、尺寸稳定，且热膨胀系数与上层的硅片其接近。有工程师指出，作为封装载体，玻璃能将翘曲控制在远优于有机材料的水平。

但玻璃也带来了新问题：它是脆材料。微裂纹、边缘崩损、搬运过程中的碰撞，都可能致不可逆的损伤。有厂商甚至门开发了种摆锤冲击测试来评估玻璃载体的边缘韧，因为他们发现传统测试法法充分捕捉真实搬运条件下的边缘损伤。

如果玻璃载体需要回收重复使用，微小缺陷还会随时间累积，在某次工艺中突然失。也有提醒，泡沫板橡塑板专用胶玻璃面板越大，翘曲和残余应力越大，而且这种应力是累积的。换句话说，玻璃解决了类问题，却带来了另类问题。

其次是互连式的升，行业开始迈向混键（Hybrid Bonding）。如果说玻璃解决的是“地基”问题，混键解决的就是“通路”问题。它抛弃了传统的金属凸块焊锡，直接让两块芯片表面的铜和铜在微观尺度下熔连接。这是目前能实现互连密度的路径，对于渴求致带宽和低延迟的 AI 芯片而言几乎不可替代。

但这项技术正面临两头夹击的微妙困境。在键间距大于 5 微米时，良率主要取决于环境够不够干净；可旦间距缩小到 2 至 3 微米以下，游戏规则就变了。的铜密度带来了巨大的机械应力，铜的热膨胀与周围介电质层的束缚形成拉锯，致失机制从“微尘污染”突变为“应力撕裂”。

同时，它对污染的度敏感依然存在——由于是纯刚界面对接，没有任何有机材料提供柔缓冲，颗纳米灰尘就可能顶起整个界面，报废大片晶圆。工程团队面对的来宾万能胶厂，不再是可以集中火力攻克的单难题，而是污染与应力度耦的死结。

后是空间架构的翻转：探索背面供电（Backside Power Delivery）。随着芯片正面布线密度的饱和，工程师们开始采用“背向出线”的策略：把原本拥挤在芯片正面的电源网络转移到硅片背面，将正面空间留给数据信号。

但这也让制造工艺逼近了物理操作的限。为了把电源引出，原本坚固的硅片需要被研磨到薄，通常只剩 5 微米（不到头发丝直径的十分之）。如此端的减薄，对底层的临时键材料提出了严苛要求：键胶厚度的任何微小偏差，都会直接传为硅片研磨后的厚薄不均，这对 HBM 等堆叠存储芯片是致命的。此外，解键后若清洗不，残留物又会在后续工序中化身为新的良率手。

可以说，封装正在变成部“累积的机械历史”。每步工艺都在往系统里注入应力和不确定，每步的误差都在蚕食下步的工艺窗口。用位的话来讲：“每步都会引入某种应力，你须确保这步产生的应力不会大到让下步法继续。”

虽然目前阶段，以上问题的讨论主要发生在台积电、英伟达、Amkor、ASE 这些处于技术前沿的公司之间。但对于正在全力追赶封装的大陆企业来说，同样值得认真审视。

过去两年，在力需求爆发与供应链自主可控的驱动下，长电科技、通富微电、盛晶微等本土厂商正加速产能爬坡。然而，面对发收窄的试错窗口，追赶者面临的挑战不仅是市场开拓，是严苛的技术跨越。据行业预测，全球封装市场将在未来五年突破千亿美元大关，但国内厂商在核心的 2.5D/3D 端市场份额依然有限。

外部竞争的标杆正在被以台积电为的头部企业大幅拔。供应链新数据显示，台积电预计到 2026 年底其 CoWoS 月产能将提升至 15 万片晶圆当量，仅英伟达的新代架构就锁定了大部分份额。封装已不仅是制造的末端环节，而是真正开启了\"代工 2.0\"时代。

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这种快速进也放大了前文提到的工程系统难题。当封装尺寸逼近限、混键间距进入亚微米，国内企业试图快速跟进时，直面的不再是单互连密度的比拼，而是度复杂的物理学与热力学挑战。

台积电十余年沉淀的材料交互数据与热历史模型，构成了其坚实的护城河。追赶者不仅要攻克基板微裂纹、临时键残渣等单步工艺痛点，要在庞大的堆叠结构中控制翘曲放大和应力累积，避误差传递致的系统良率问题。

与此同时，这种技术热潮在不同应用场景中展现出明显的分层。围绕大尺寸封装和面板加工的探索，几乎由 AI 与能计驱动；而在对长期可靠要求的汽车电子等域，传统的成熟案依然占据主。这意味着国内封测企业在路径选择上需要精细的商业判断，在有限资源下，针对不同下游市场采取差异化策略，而非盲目追逐所有前沿概念。

论是站在前沿的拓荒者，还是奋力追击的本土企业，终的考验都在于谁能率先在材料、结构与热历史的复杂博弈中，将良率稳定在具备商业竞争力的水平上。这是道其艰难的系统集成答题，而留给追赶者摸索工艺窗口的时间，正在飞速流逝。

1. https://semiengineering.com/advanced-packaging-limits-come-into-focus/

2.https://www.mckinsey.com/industries/semiconductors/our-insights/advanced-chip-packaging-how-manufacturers-can-play-to-win

运营/排版：何晨龙

注：封面/图由 AI 辅助生成

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