【文/观察者网 心智观察所】昆玉橱柜台面胶

5月25日，在上海举行的电路与系统研讨会（ISCAS 2026）这汇聚全球顶半体学者的学术盛会上，公司董事、半体业务部总裁何庭波发表题为《半体新路径探索与实践》的主旨演讲，正式发布“韬（τ）定律”。

这是次在全球半体域提出指产业发展的新原则，是整套关于芯片能到底该怎么持续提升的全新理论框架。

但在讨论“韬定律”到底说了什么之前，有个问题须回答：好好的，为什么需要个“新”定律？

这又要回到个所有人都知道、但很少有人真正理解的困境：摩尔定律，真的不行了吗？

“韬定律”转变了什么思路？

其实，问题不在于摩尔定律本身“死了”，而在于它赖以运行的逻辑“几何缩微”到了物理限。

过去半个多世纪，芯片产业的规则很简单：把晶体管尺寸越做越小，同等面积上堆多器件，能就能自动提升、功耗就能自动下降、成本就能自动摊薄。这套逻辑在几十纳米节点上都还跑得通，但从几十纳米走到几纳米，每步的物理难度和工程成本都在指数膨胀。

具体来说，当制程逼近2纳米、1纳米，个原子就是个“台阶”。量子隧穿应开始捣乱，电子会在不该跑的地“穿墙漏电”。电流越来越难控制，功耗散热成了烫手山芋。建厂成本则越来越，座3nm晶圆厂动辄200亿美元起步，全球玩得起的玩从几十缩到了三四。

边是微缩的边际收益急剧递减，边是AI、大模型、自动驾驶对力呈指数攀升的胃口。这个剪刀差，就是华为“韬定律”试图回答的根本问题。

何庭波的答案是：别再死盯着“尺寸”，开始盯着“时间”。

这就是“韬定律”核心的转变：以“时间缩微”替代“几何缩微”。

“韬定律”的四个层优化

“时间缩微”听起来有点抽象，但拆开来看并不复杂。在半体的世界里，芯片的能和晶体管密度，终是由个叫“时间常数τ”（希腊字母τ，中文发音“韬”）的东西决定的。它代表信号在芯片里从个地跑到另个地所需要的时间。信号跑得越快、路径越短、延迟越低，单位时间内能处理的数据就越多，芯片的晶体管密度和能自然也越。

过去，业界提升能的思路是“把晶体管做得小”，这样走线就能密、信号不用跑太远。华为的思路则是：在不显著缩小晶体管尺寸的前提下，通过系统地压缩信号传播时延，来实现同样的果。

这个思路听起来有点像在上下班峰期，不去扩建道路（扩宽尺寸），而是想办法优化红绿灯、设置潮汐车道、加修架和地下通道，把交通流理顺了，车速自然就提上来了。

华为实现这个思路的核心技术，叫“逻辑折叠”。

传统芯片的电路布局是二维平面上的，信号在平面上左冲右突，很多时间花在了走线上。逻辑折叠的本质，是把电路布局从“层楼”扩展成“多层楼”，把原本需要长距离横向走线的关键路径“折”起来，纵向叠放昆玉橱柜台面胶，从而大幅缩短信号传播的物理距离。

而逻辑折叠只是华为多层协同体系中的个关键抓手。从华为此前公布的技术路线图来看，“韬定律”构建了个贯穿器件、电路、芯片到系统的四层优化体系。

在底层的器件层面，华为从优化晶体管的电阻、寄生电容入手，从物理底层大限度压缩时间常数τ，好地基。

在电路层面，逻辑折叠技术突破传统平面布局的物理边界，把电路从单层“折”成双层乃至多层。

在芯片层面，华为引入“软件、架构、芯片”的全栈协同设计，基于实际工作负载去调配指令流和数据流，让芯片只须的东西，减少开销，把端到端的执行时间压到低。

在顶层的系统层面，华为还定义了“灵衢总线”，重构计系统互联协议，实现“节点统内存编址和原生内存语义”，让数据在不同计单元之间来回交换时几乎不再有“堵车”的感觉。

这四个层不是个个去优化的线组，而是像齿轮样咬在起。如果个比，传统的芯片优化路径，就像在条越来越窄的窄路上拼命堆砌跑车。而“韬定律”把整个路线图拉到了宽的维度上：器件、电路、芯片、系统协同演进，信号跑得快、得聪明。

“韬定律”的端芯片目标

“韬定律”能不能成立，终看产品。

何庭波在演讲中提供了个关键数字：过去六年，华为基于这条路径已成功设计并量产了381款芯片，覆盖通信、计、终端、车载等各个域。这是华为“韬定律”理论能够站住脚的重要底气。

真正让市场期待的，是今年秋天即将发布的新代麒麟手机芯片。按何庭波的说法，这颗芯片将完整采用逻辑折叠技术，基于全新的自由逻辑设计理念，由单层扩展至双层，实现晶体管密度和系统能的大幅跃升。

何庭波的原话是：“我们取得了系列仅靠制程工艺难以取得的进步。”这可能意味着华为走通了条不同于台积电、三星、英特尔的立路线。

她还透露了个长远的目标：到2031年，基于“韬定律”的端芯片，晶体管密度将达到1.4纳米制程的同等水平。这意味着华为将通过系统的时间优化，实现与1.4nm工艺同等的集成密度和计能力。

这到底是不是条走得通的路线？何庭波的原话是：“我们的解决案走得通，走得远。我们新芯片的能可以持续对标另外条路径。”

全球半体产业的新技术浪潮

如果“韬定律”可以被理解为从“空间”转向“时间”的范式转移，那么全球半体产业的另条主线，就是从“平面”走向“立体”。

有趣的是，万能胶厂家这两条线正在同时间点上交汇。

以封装、Chiplet异构集成和混键为代表的技术浪潮，正在以前所未有的速度和规模重塑芯片的能边界。它们与“韬定律”的核心思路异曲同工：不依赖晶体管本身的限微缩，而是通过聪明的集成和互连式，动系统能的持续跃升。

先看封装。如果说过去几十年，业界讨论“几纳米”就是讨论芯片的切，那么从2024到2026年，讨论话题的重心正在快速向封装倾斜。根据Yole Group的数据，2025年全球封装市场规模约531亿美元，预计到2030年有望达到794亿美元，年复增长率约8.4。令人吃惊的是2.5D/3D封装的增长速度：2023年至2029年间，其年复增长率达37。

为什么涨得这么快？原因简单粗暴：AI芯片需求爆了。以台积电CoWoS为代表的封装，把GPU核心和带宽内存（HBM）紧贴在起，信号传输距离从毫米压缩到微米，是AI大模型时代力爆炸的“隐形底座”。数据显示，目前全球2.5D与3D封装产能仍供不应求，部分订单从下单到交货甚至过年，供应缺口达约23。全球头部厂商正在掀起扩产狂潮：台积电计划布局七座封装工厂，规划到2027年将年产能从130万片提升到200万片，增幅约53.85。

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再看Chiplet（芯粒）。这项技术背后的逻辑是把颗大芯片拆成多个小芯粒，各自用优制程做出来，再通过封装“粘”在起，有点像“把块大棋盘切成几块小拼图再拼回去”。Chiplet架构在AI芯片中已经大面积铺开，尤其对于国内芯片厂商来说，这项技术具战略意义：它允许部分核心模块使用制程，而非关键的I/O、存储模块用成熟制程，有弥补了制程受限的短板，实现了“用有限资源换系统能”。

如果说Chiplet是“搭积木”，那混键就是决定这些积木能不能搭得稳、搭得密的那把“胶水”。混键的突破在于：它不需要焊料凸块，直接让铜和铜在原子层接触，实现芯片间铜-铜和氧化物-氧化物的直接键。相比传统热压键，混键带来的互连密度能提升到两个数量，寄生电容低，信号延迟和功耗都大幅下降。

这项技术被业界视为“后摩尔时代未来十年的选技术路线”。从具体落地看，存储巨头们已经集体入。SK海力士和三星都在为下代HBM带宽内存铺路，预计混键将从HBM4开始引入，16层HBM的堆叠结构正在紧锣密鼓地验证中。混键设备市场的年复增长率预计达69，远半体行业的整体增速。

还有个前沿的向：硅光互连与光电共封装（CPO）。

信号传输的本质瓶颈，正在从芯片内部向芯片之间、乃至机柜之间的互连转移。传统的铜互连在频率下损耗大、距离有限，越来越撑不住大规模AI集群的带宽需求。硅光互连的核心思路是用光代替电来传信号，速度快、延迟低、功耗大幅下降。

台积电在2026年5月的技术论坛上调披露了其“三层蛋糕”AI平台架构：底层是运层（Compute），中间是封装集成层（CoWoS/SoIC），顶层是“未来重要的”光子互连层（COUPE）。COUPE技术通过3D异质集成式，将电子芯片与光子芯片垂直堆叠，使得组件之间距离近，大幅降低电耦损耗。据台积电透露，今年已启动全球款采用COUPE技术的200Gbps微环调制器的量产，比特误码率低于亿分之。相比传统铜线，COUPE可使系统能提升4倍、延迟降低10倍；若与封装平台度整，能甚至可提升到10倍，延迟降低20倍。

国金证券在新研报中明确指出：2026年是CPO的产业化元年。台积电、英伟达、博通等产业链核心玩已经跑步进场，标志着“光进铜退”在AI数据中心的大规模落地正式拉开帷幕。

结语

往长期看，华为“韬定律”与整个产业技术演进的向是度致的。不论叫“时间缩微”还是叫“封装”，背后的本质都是个根本的共识判断：芯片能的提升，不能再只依赖“把晶体管做小”。

真正的竞争正在转移到组新的维度上：互连密度、信号延迟、系统协同、垂直堆叠、光互连。这些维度的组应，远比单纯缩小个节点要复杂、也要广阔得多。用华为自己的话说，2026年到2035年，随着大量探索技术的逐步产品化，晶体管的密度将持续提升，工作频率将持续增长，能芯片源源不断。

何庭波在演讲的结尾，说了句意味长的话：“未来定属于开放作。在半体演进的路径上，没有企业可以自完成所有答案。在‘韬定律’的路径下，我们期待与全球科学、工程师和产业伙伴紧密作，共同动半体与电子产业持续发展。”

芯片产业链太长、太复杂，没有个国、公司能包揽全链条。包括光刻机在内的半体设备、封装基板的材料、EDA工具、CPO的标准体系……每环都需要全球协作。华为提出“韬定律”，是在半体行业寻找全新增长曲线的关键时刻，为世界提供种兼容、开放、可供选择的案。

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