阿坝海绵胶 半体设备的下个金矿, 藏在封装厂里

封装，正成为近日半体市场的行业热词。边是光刻机龙头ASML正式把枪口对准封装，边是博通开始出货 3.5D XDSiP 封装平台款 SoC 芯片。

这系列动作的背后，指向个清晰的行业共识：摩尔定律步入下半场，单纯依靠制程微缩的路径已然越走越窄。而封装，正成为半体产业未来十年的关键增长，也是行业核心竞争的全新赛道。

要理解这变革的然，需先穿透制程瓶颈下，芯片行业面临的两大核心困局。

01

芯片微缩，走进死胡同

过去半个多世纪，半体产业的核心叙事始终围绕“晶体管微缩”展开。每次制程工艺的迭代（从28nm到7nm，再到3nm、2nm），本质都是通过缩小晶体管尺寸，在单芯片晶圆上集成多晶体管，从而实现能提升、功耗降低的“双重红利”。这逻辑支撑了行业数十年的速增长，成为芯片产业发展的核心驱动力。

但如今，这条被验证数次的赛道，已触达不可逾越的天花板。

从物理层面看，当晶体管尺寸逼近原子量，传统的硅基CMOS技术面临根本挑战：晶体管栅漏电问题日益严重，量子隧穿应致芯片稳定大幅下降，信号传输延迟难以优化。即便是目前的3nm工艺，其晶体管密度已接近物理限，进步微缩带来的能增益已呈边际递减——每进纳米，所需的技术突破难度呈指数上升。

从成本角度看，芯片制造依赖紫外光刻（EUV）等核心设备，而全球仅少数企业能掌握EUV技术，设备采购成本1.5亿美元/台。同时，制程微缩对原材料纯度、生产环境洁净度的要求近乎苛刻，进步了晶圆厂的运营成本。这点，从台积电的晶圆报价中便可读出：

物理限的束缚与经济成本的重压，共同宣告了“单依赖制程微缩”的时代走向终结。技术路径的瓶颈，倒逼行业跳出“尺寸之争”，寻找新的能提升路径。

而封装，正是破解这双重困局的佳答案。

02

奥力斯    保温护角专用胶批发    联系人：王经理    手机：13903175735（微信同号）    地址：河北省任丘市北辛庄乡南代河工业区

封装的战场，早已泾渭分明

封装的核心逻辑，是“异构集成、系统重构”——它不再执着于单芯片的制程精进，而是通过封装的技术创新，实现多芯片、异质芯片的整，用系统的全局优化，弥补单芯片的能短板。

目前全球主流的封装技术，主要分为四大路线，每条路线都有自己明确的核心战场、解决的核心矛盾，以及对应的产业格局。

条路线，是2.5D/3D封装，该技术也是当前端力的核心载体。作为AI大模型、HPC、端GPU的刚需技术，2.5D/3D封装主攻致互联带宽与低延迟阿坝海绵胶，直接决定端力芯片的能释放。

其中，2.5D封装通过中介层实现了密度互连—— 中介层多采用硅或玻璃材料，通过重布线层（RDL）与硅通孔（TSV）构建精细互连网络，芯片先与中介层键，再通过中介层连接至基板。硅中介层的布线密度远于传统有机基板，可实现微米线宽与线距，大幅缩短芯片间互连距离，使信号带宽提升 3-5 倍，功耗降低 40 左右；而玻璃中介层凭借低的介电损耗与优的热稳定，成为下代 2.5D 封装的核心材料向。典型应用包括 AI 加速卡、端 GPU（如 NVIDIA H100）、数据中心芯片，台积电 CoWoS、英特尔 EMIB 等技术均是 2.5D 封装的成熟代表，目前已实现大规模量产。

3D 封装则破平面限制，以“垂直堆叠” 实现集成密度的质的飞跃，是端封装的核心形态。其核心逻辑是将多片芯片（逻辑芯片、内存芯片等）垂直叠加，通过硅通孔或混键技术实现层间直接互连，需中介层中转 —— 这也是 3D 与 2.5D 封装的本质区别。英特尔Foveros、三星X-Cube技术现已落地，是下代与旗舰AI芯片的核心向。

这类技术尽管先，但面临成本昂、制造工艺复杂的问题，还受制于供应链度集中（尤其是台积电 CoWoS 产能紧张）带来的产能依赖与生态壁垒。

二条路线，为Chiplet封装。其核心是将庞大SoC拆分为多个芯粒，按需选择优制程代工，再通过封装整实现完整。比如，将关键的模块（如计核心）用制程，把I/O、存储等对制程不敏感的模块用成熟制程，从而在整体能和成本之间取得平衡。AMD便凭借Zen架构Chiplet案，在x86 CPU市场实现了份额的快速攀升。国内面，长电科技、通富微电等龙头已实现规模化突破，多款国产Chiplet架构芯片落地。

Chiplet技术虽然实现了灵活的设计和成本优化，但面临着多芯粒集成带来的设计复杂度、互联标准统难以及潜在的系统协同验证风险。

三条路线，是扇出型封装（Fan-Out）。如果说2.5D/3D是端属，扇出型封装就是实现能与成本平衡的优选案，它摒弃传统基板与引线框架，晶圆直接制造重布线层（RDL），不仅显著缩小了封装体积、提升了散热率，还提供了比2.5D封装具竞争力的成本优势。

扇出型封装尽管价比突出，但在面对致I/O密度和大规模集成需求时，其电气能和设计灵活相比2.5D/3D封装仍存差距。

四条路线，是SiP系统封装。SiP是消费电子、可穿戴设备、物联网、车载电子等碎片化场景的选，核心满足“小体积、全、快落地”需求。通过将处理器、存储、传感器、射频等多类芯片整进单封装体，SiP实现完整系统，具备研发周期短、适配强、集成度的优势，是碎片化需求场景的价比案。苹果iPhone、AirPods全系列大规模采用，国内车载、IoT厂商也依托SiP快速实现产品量产。

虽非参数顶，但SiP是应用范围广、离终端市场近的封装案。

03

光刻机，在封装市场“火出圈”了

可以看到，当前的封装技术，已脱离传统“组装” 范畴，万能胶生产厂家迈入 “微纳制造” 的阶阶段。光刻技术正是这转型的核心支撑。

从技术角度看，晶圆封装（WLP）直接在整片晶圆上进行封装，需要光刻技术定义布线层，精度要求达到纳米；Chiplet 封装技术中，不同芯粒的“互连”需要细线路，须用光刻技术实现 “凸点”“ 重布线层” 的精度制造；3D IC 封装技术中，芯片垂直堆叠后，通孔（TSV）的加工也需要光刻辅助定位。

当下的后端光刻市场，长期由佳能主。如今该域的竞争正在变得发激烈。据悉，ASML已开始供应其封装光刻系统Twinscan XT:260，批出货始于2025年底。XT:260具备的吞吐量，称其生产率达传统系统的四倍。该设备可以处理厚度在0.775到1.7毫米之间的基板，还能缓解因多芯片贴装引起的达1毫米的翘曲。

尼康（Nikon）则计划于 2027 年 3 月切入该赛道，届时将形成佳能、ASML、尼康三竞逐的市场格局，技术路线与成本控制的竞争将进步激化。

AI 力需求的爆发式增长成为封装光刻设备需求的核心驱动力。AI 处理器通过 2.5D/3D 封装将GPU与HBM度集成，以突破存储带宽瓶颈，这架构对中介层（interposer）的线路精度提出纳米要求。台积电 CoWoS 封装产能的快速扩张印证了这趋势：其月产能从 2024 年的 3.5 万片晶圆跃升至 2025 年底的 7 万片，预计 2026 年底将达到 13 万片，而英伟达、AMD 等头部客户的集中下单，直接动了对精度中介层光刻系统的需求激增。值得注意的是，随着封装尺寸持续扩大，制造商正从传统圆形硅晶圆转向矩形基板，以降低材料损耗率，这对光刻设备的基板适配与制程灵活提出了要求。

04

混键设备，封装的另核心支柱

在光刻技术主线路定义的同时，混键设备正以“互连革命” 的姿态，成为封装热潮中的另关键增量。

作为传统热压键与凸点键的升案，混键技术（尤其 Cu-Cu 混键）通过金属与介电质的同步键，将互连间距从传统案的 40μm 压缩至 1-2μm，每平厘米可实现百万连接点，使芯片间数据传输带宽提升个数量，同时降低寄生电阻与功耗，成为 3D IC 堆叠、HBM 制造等端封装场景的选技术。上文四大封装技术也对混键技术提出明确需求，比如3D 封装作为其核心刚需场景，“垂直堆叠” 架构依赖混键实现层间直接互连；Chiplet 封装向端化进阶过程中，AMD 等处理器通过混键解决芯粒间带宽瓶颈。

据悉，ASML正在研发混键设备，并与Prodrive、VDL-ETG两供应商建立技术作。这两企业此前为ASML的EUV光刻机提供磁悬浮系统核心组件，其技术积累将为新型封装设备的精密运动控制提供关键支持。

ASML席技术官Marco Pieters此前公开表示，封装环节的设备创新将成为半体产业新的增长，特别是混键技术能实现芯片间密集的互连，这对设备精度提出要求。若混键设备研发成功，将与ASML现有产品线形成协同应，使其覆盖从晶圆制造到封装测试的全产业链设备供应能力。

而混键与光刻技术的协同，构成了封装的核心制造闭环：光刻技术负责线路与键 pad 的定义，混键设备实现芯片间的密度互连，两者共同支撑起 “微纳制造 + 异构集成” 的封装体系。

05

3.5D封装，巨头们都下场了

面对AI带来的计需求，博通、AMD、英特尔、三星等半体巨头正凭借各自的核心技术案，共同定义3.5D封装。

早在2023年，AMD就发布了业界瞩目的MI300系列AI加速器，成为将3.5D封装技术引入量产的计巨头。AMD的3.5D封装本质上是将台积电两大工艺进行了融创新：既采用了基于Cu-Cu混键的SoIC 3D堆叠技术，将GPU计芯片或CPU芯片垂直堆叠在I/O芯片（IOD）之上，实现了15倍的互连密度提升与致能；同时又依托CoWoS 2.5D硅中介层，将多个3D堆叠模块与HBM3内存进行密度并排互连。这种3D堆叠计芯片+2.5D集成内存与I/O的复架构，正是AMD所定义的“3.5D封装”

博通也于近日宣布了项重要进展：基于其XDSiP 3.5D平台、采用2nm制程的定制计SoC已正式交付富士通，将用于AI集群。该技术由博通于2024年出，其核心“手锏”在于采用了面对面（F2F）混铜键技术。

与传统的“面背堆叠（F2B）”不同，博通直接将2nm的计芯片与5nm的SRAM缓存芯片“正面贴正面”地键在起。这种原子的铜-铜连接，使得每平毫米可达成数万个互联点，大幅提升了芯片间的互联密度，同时显著降低了接口功耗。这种密度、低功耗的互联能力，为力密集型应用提供了基础。据悉，3.5D XDSiP 所采用的 F2F HCB 技术，很可能是台积电 SoIC-X（凸块）堆叠技术的属落地案。和AMD的案类似，尽管该案采用了博通自主研发的设计架构与自动化流程，但因其同时融了 2.5D 集成与 3D 堆叠两种技术，因此被定义为 “3.5D” 封装。

三星的封装技术主要分为两大类：属于2.5D封装的I-Cube和属于3DIC 的X-Cube。与此同时，三星电子的封装（AVP）部门也正在主开发“半体3.3D封装技术”，目标应用于AI半体芯片，2026年二季度量产。 该技术通过安装RDL中介层替代硅中介层来连接逻辑芯片和HBM；并通过3D堆叠技术将逻辑芯片堆叠在LLC上。 三星预计，新技术商业化之后，与现有硅中介层相比，能不会下降，成本可节省22。 三星还将在3.3D封装引进“面板封装 (PLP)”技术。

英特尔也在开发结3D封装和2.5D封装的3.5D封装技术。英特尔代工的系统封装及测试（Intel Foundry ASAT）的技术组，包括 FCBGA 2D、FCBGA 2D+、EMIB 2.5D、EMIB 3.5D、Foveros 2.5D & 3D 和 Foveros Direct 3D 等多种技术。其EMIB 技术系列在芯片互连域取得了重要突破。2.5D 版本采用的嵌入式硅桥技术，其小线宽 / 线距达到 10μm / 10μm，互连密度提升至 1500 个连接点 / mm²。3.5D 版本通过硅通孔 (TSV) 技术实现垂直互连，通孔直径控制在 5μm，宽比达到 10:1，支持多 4 层芯片的立体堆叠。

可以看到，在下代封装——3.5D/3.3D技术开发中，混键技术也均为关键词。

根据Global Market Insights 市场数据显示，该市场预计将从2026年的374亿美元增长至2031年的620亿美元，并在2035年达到953亿美元，预测期内复年增长率为11。未来，设备的技术迭代速度、与芯片设计的协同优化能力，将成为决定 3.5D 封装产业竞争力的核心变量。

想要获取半体产业的前沿洞见、技术速递、趋势解析，关注我们！

相关词条:罐体保温施工     异型材设备     锚索    玻璃棉    保温护角专用胶

1.本网站以及本平台支持关于《新广告法》实施的“极限词“用语属“违词”的规定，并在网站的各个栏目、产品主图、详情页等描述中规避“违禁词”。
2.本店欢迎所有用户指出有“违禁词”“广告法”出现的地方，并积极配合修改。
3.凡用户访问本网页，均表示默认详情页的描述阿坝海绵胶，不支持任何以极限化“违禁词”“广告法”为借口理由投诉违反《新广告法》，以此来变相勒索商家索要赔偿的违法恶意行为。